TIE-50206 Logic Synthesis, 5 cr

Lisätiedot

Note to Finnish students: Kurssin kaikki materiaali on englanniksi, mutta harjoituksissa, tentissä ja muussa kommunikaatiossa voi vastata myös suomeksi riippuen henkilökunnan kielitaidosta. Luennoista voidaan harkinnan varaisesti ja erikseen pyydettäessä järjestää suomenkielisiä tiivistettyjä esityksiä.

Vastuuhenkilö

Arto Perttula

Opetus

Toteutuskerta Periodi Vastuuhenkilö Suoritusvaatimukset
TIE-50206 2019-01 2 - 3 Sakari Lahti
Joonas Multanen
Arto Perttula
Passed exam and accepted exercise work.

Osaamistavoitteet

After this course, a student can implement a working digital system according to specification, i.e. convert a natural language specification into hardware description, verify it, and synthesize into FPGA chip. Moreover, students learn the relation between VHDL description and logic realization, can determine its behavior with given stimulus, and understand clock synhronization principles.

Sisältö

Sisältö Ydinsisältö Täydentävä tietämys Erityistietämys
1. Main phases in implementing a digital circuit.  System realization in FPGA. Introduction to system design.   
2. Basics of VHDL language and how it is synthesized into circuit.      
3. Component verification and reuse. Principles of HDL simulator.     
4. Systems with multiple clock signals. Synchronization interfaces.     

Ohjeita opiskelijalle osaamisen tasojen saavuttamiseksi

Grade of midterm exams or final exam, and exercises which may raise the grade of the course.

Arvosteluasteikko:

Numerical evaluation scale (0-5)

Oppimateriaali

Tyyppi Nimi Tekijä ISBN URL Lisätiedot Tenttimateriaali
Book   RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability   Pong P. Chu   978-0471720928     Wiley-IEEE Press (April 14, 2006)   Yes   
Lecture slides   Logic synthesis slides   Arto Perttula         Yes   

Esitietovaatimukset

Opintojakso P/S Selite
TIE-50100 Digitaalisuunnittelu Mandatory    

Tietoa esitietovaatimuksista
Basic knowledge of digital logic is required, e.g. AND, OR, DFF, state machines, Karnaugh map...



Vastaavuudet

Opintojakso Vastaa opintojaksoa  Selite 
TIE-50206 Logic Synthesis, 5 cr TIE-50200 Logic Synthesis, 5 cr  

Päivittäjä: Kunnari Jaana, 05.03.2019